Bueno, tras el replanteo de ayer, que para mí se aproximó a desastre, ya estan listas una serie de modificaciones al módulo en VHDL del firewall.
Se añadieron módulos para la carga de los datos y de las reglas.
Se hicieron unos ajustes para eliminar un número considerable de warnings.
Sería una buena idea realizar algunas nuevas simulaciones antes de bajarlo al FPGA
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